職位描述
Verilog電路設(shè)計
崗位內(nèi)容：
1. 設(shè)計數(shù)字信號處理電路和FPGA原型。
2. 編寫Verilog HDL代碼，進行模擬仿真、綜合和布局布線。
3. 完成FPGA驗證測試，并發(fā)現(xiàn)并解決設(shè)計問題。
4. 實現(xiàn)FPGA設(shè)計規(guī)格書，包括架構(gòu)、設(shè)計、實現(xiàn)和驗證。
任職要求：
1. 精通數(shù)字電路設(shè)計和FPGA設(shè)計流程。
2. 具有豐富的HDL編程經(jīng)驗，熟練使用Verilog HDL語言。
3. 對數(shù)字信號處理和FPGA設(shè)計算法有深入了解。
4. 有良好的溝通、團隊協(xié)作能力和問題解決技巧。
5. 本科及以上學(xué)歷，專業(yè)是電子、通信、計算機或相關(guān)領(lǐng)域。
工作地點
長沙岳麓區(qū)長韶婁高速與學(xué)士路交匯處A9棟
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