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【崗位職責(zé)】 1. 負(fù)責(zé)導(dǎo)引頭光電成像系統(tǒng)的硬件方案設(shè)計(jì)、電路開發(fā)及系統(tǒng)集成，確保產(chǎn)品滿足制導(dǎo)精度與抗干擾要求。 2. 主導(dǎo)基于FPGA和DSP的信號處理模塊開發(fā)，實(shí)現(xiàn)圖像采集、實(shí)時(shí)處理及目標(biāo)識別等功能。 3. 設(shè)計(jì)光電傳感器（紅外、可見光、激光等）的驅(qū)動(dòng)電路及信號調(diào)理模塊，優(yōu)化信噪比與動(dòng)態(tài)范圍。 4. 完成高速數(shù)字電路（如DDR、SerDes）及模擬電路（如ADC/DAC、低噪聲放大）的仿真、布局與測試。 5. 參與導(dǎo)引頭系統(tǒng)聯(lián)調(diào)，解決電磁兼容（EMC）、環(huán)境適應(yīng)性（高低溫、振動(dòng)）等工程問題。 6. 編寫設(shè)計(jì)文檔、測試報(bào)告，并支持產(chǎn)品轉(zhuǎn)產(chǎn)及后續(xù)技術(shù)迭代。 【任職要求】 1. 學(xué)歷專業(yè)：碩士及以上學(xué)歷，電子工程、光電工程、通信工程、自動(dòng)化等相關(guān)專業(yè)。特別優(yōu)秀的本科生可放寬學(xué)歷要求。 2. 技術(shù)要求： 精通FPGA（Xilinx/Intel）和DSP（TI/ADI）開發(fā)，熟練使用Verilog/VHDL或C/C++進(jìn)行算法硬件化實(shí)現(xiàn)。 熟悉光電成像系統(tǒng)（如紅外焦平面、CCD/CMOS傳感器）的硬件設(shè)計(jì)及圖像處理流程。 具備高速PCB設(shè)計(jì)經(jīng)驗(yàn)，掌握Cadence/Allegro等工具，了解信號完整性（SI/PI）設(shè)計(jì)規(guī)范。 熟悉常用通信接口（如LVDS、SPI、I2C、以太網(wǎng)）及圖像傳輸協(xié)議（如Camera Link、MIPI）。 3. 經(jīng)驗(yàn)要求： 3年以上光電探測或制導(dǎo)系統(tǒng)硬件開發(fā)經(jīng)驗(yàn)，有JG產(chǎn)品或彈載設(shè)備開發(fā)背景者優(yōu)先。 參與過完整項(xiàng)目生命周期（設(shè)計(jì)→測試→量產(chǎn)）者優(yōu)先。 4. 其他能力： 具備較強(qiáng)的分析解決問題能力，能適應(yīng)多任務(wù)并行的工作節(jié)奏。 熟悉GJB等行業(yè)標(biāo)準(zhǔn)者加分