職位描述
Verilog HDLVHDL計(jì)算機(jī)硬件電子/半導(dǎo)體/集成電路
崗位職責(zé)
1. 負(fù)責(zé)CPLD的邏輯設(shè)計(jì)、代碼實(shí)現(xiàn)（Verilog/VHDL）、功能仿真與板級(jí)調(diào)試；
2. 參與硬件方案討論，完成CPLD在控制、接口轉(zhuǎn)換或信號(hào)處理等場(chǎng)景的需求實(shí)現(xiàn)；
3. 優(yōu)化時(shí)序約束，解決跨時(shí)鐘域、亞穩(wěn)態(tài)等關(guān)鍵問(wèn)題；
4. 協(xié)助硬件工程師完成原理圖設(shè)計(jì)審查，確保CPLD與外圍電路兼容性；
5. 編寫技術(shù)文檔（設(shè)計(jì)規(guī)范、測(cè)試報(bào)告），支持產(chǎn)品量產(chǎn)。
6. 完成模塊級(jí)和系統(tǒng)級(jí)的仿真驗(yàn)證（ModelSim、VCS等工具），確保時(shí)序收斂和功能正確性。
任職要求
1. 電子/通信/自動(dòng)化等相關(guān)專業(yè)，本科及以上學(xué)歷；
2. 1-3年CPLD/FPGA開發(fā)經(jīng)驗(yàn)
3. 熟練使用至少一種開發(fā)工具（Quartus II、ISE、Diamond等）；
4. 掌握Verilog/VHDL，能獨(dú)立完成模塊設(shè)計(jì)（如狀態(tài)機(jī)、FIFO、數(shù)據(jù)分頻等）；
5. 熟悉常用外設(shè)協(xié)議（I2C、SPI、UART、PWM等）
工作地點(diǎn)
杭州余杭區(qū)浙江大學(xué)校友企業(yè)總部經(jīng)濟(jì)園D5-1
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職位發(fā)布者
劉林/人事經(jīng)理
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北京勁群科技有限公司勁群科技有限公司 2019年成立，是國(guó)家高新技術(shù)企業(yè)，獲北京市創(chuàng)新型、專精特新企業(yè)稱號(hào)。公司有9項(xiàng)發(fā)明專利、13項(xiàng)軟著，憑借完善質(zhì)量管理體系服務(wù)海內(nèi)外客戶。核心團(tuán)隊(duì)來(lái)自華為等一線T大廠，成員平均從業(yè)超15年，公司聚焦 AI算力業(yè)務(wù)，30余位資深專家把控 AI服務(wù)器全流程設(shè)計(jì)，其高效能集群式智算服務(wù)器架構(gòu)技術(shù)，提升 AI算力性能，產(chǎn)品在能耗和運(yùn)算速度上優(yōu)勢(shì)明顯。業(yè)務(wù)覆蓋 AI服務(wù)器設(shè)計(jì)交付、前沿AI算力預(yù)研和全周期算力服務(wù)。企業(yè)文化：使命:整合產(chǎn)業(yè)生態(tài)資源，讓更多的企業(yè)在人工智能產(chǎn)業(yè)中獲益。愿景: 1、成為智能算力領(lǐng)域的隱形冠軍 2、建立產(chǎn)業(yè)生態(tài)小鎮(zhèn) 3、成為中國(guó)企業(yè)組織管理的最佳實(shí)踐價(jià)值觀:進(jìn)取、共贏企業(yè)榮譽(yù)：國(guó)家高新技術(shù)企業(yè)專精特新企業(yè)北京市創(chuàng)新型中小企業(yè)
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