職位描述
Verilog HDL通信/網(wǎng)絡(luò)設(shè)備電子/半導(dǎo)體/集成電路
崗位職責(zé)：
1、技術(shù)路線規(guī)劃：參與公司平臺的FPGA技術(shù)路線規(guī)劃，不斷完善公司產(chǎn)品的技術(shù)架構(gòu)。參與項目的整體規(guī)劃與實施，實現(xiàn)功能劃分，主導(dǎo)部門內(nèi)項目任務(wù)的分解。負(fù)責(zé)產(chǎn)品的FPGA架構(gòu)設(shè)計、功能開發(fā)、質(zhì)量保障。
2、團(tuán)隊領(lǐng)導(dǎo)：帶領(lǐng)團(tuán)隊完成FPGA研發(fā)工作，包括方案設(shè)計、邏輯開發(fā)以及仿真驗證，系統(tǒng)的板級調(diào)試，定位問題并修改。 組織技術(shù)攻關(guān)，解決核心技術(shù)問題和積累技術(shù)經(jīng)驗，不斷維護(hù)和迭代產(chǎn)品。
3、團(tuán)隊建設(shè)與人員培養(yǎng)：負(fù)責(zé)FPGA團(tuán)隊建設(shè)、人員培養(yǎng)，重大難點技術(shù)突破。負(fù)責(zé)本部門開發(fā)規(guī)范及流程規(guī)范建設(shè)。參與產(chǎn)品需求分析和定義，負(fù)責(zé)FPGA需求分析與分解。
4、算法開發(fā)：負(fù)責(zé)圖像算法增強、去霧處理、圖像拼接、圖像融合等圖像處理算法研究與實現(xiàn)；如ST2110等格式的編解碼和傳輸。以及視頻壓縮算法和視頻圖像的優(yōu)化調(diào)整。
5、技術(shù)調(diào)研與預(yù)研：負(fù)責(zé)FPGA相關(guān)技術(shù)的調(diào)研、預(yù)研和原型驗證工作。
任職要求：
1、研究生學(xué)歷，電子工程、微電子、通信、信號處理或計算機等相關(guān)專業(yè)；
2、5年以上FPGA開發(fā)經(jīng)驗；
3、至少兩個大型FPGA項目或SoPC完整開發(fā)經(jīng)驗，豐富的板級調(diào)試經(jīng)驗；4、熟練掌握FPGA開發(fā)全流程，包括需求分析、方案設(shè)計、邏輯開發(fā)和上板調(diào)試；
5、編程語言精通：精通Verilog語言，熟練使用Vivado、ISE、Modelim、Matlab等工具。有PCIe、DDR、RapiodIO、NVME、erde等高速接口開發(fā)經(jīng)驗；
6、熱情與學(xué)習(xí)能力：對FPGA有較強的熱情，熟悉FPGA行業(yè)前沿動態(tài)，對新的技術(shù)和方法學(xué)學(xué)習(xí)能力強；
7、熟悉FPGA硬件及視頻接口芯片電路；熟悉EMC、信號質(zhì)量和完整性等；
8、熟悉常用的圖像處理算法，有圖像增強，格式轉(zhuǎn)換，圖像縮放、ISP等視頻圖像處理經(jīng)驗優(yōu)先考慮；
工作地點
成都武侯區(qū)數(shù)字經(jīng)濟(jì)大廈15樓
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職位發(fā)布者
陳先生/招聘主管
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卡萊特云科技股份有限公司
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