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1. 負(fù)責(zé)NPU芯片的架構(gòu)設(shè)計(jì)與優(yōu)化，根據(jù)產(chǎn)品需求制定合理的芯片架構(gòu)方案，包括設(shè)計(jì)單元、存儲(chǔ)架構(gòu)、數(shù)據(jù)流調(diào)度等模塊的RTL實(shí)現(xiàn)，確保芯片在性能、功耗、面積等方面達(dá)到最佳平衡。 2. 主導(dǎo)芯片前端設(shè)計(jì)全流程，包括但不限于模塊劃分、接口定義、RTL代碼編寫、時(shí)序分析、仿真驗(yàn)證等，確保設(shè)計(jì)滿足功能和性能要求。 3. 負(fù)責(zé)關(guān)鍵電路性能（如TOPS/Watt）的建模、仿真及功耗優(yōu)化，確保芯片滿足AI算法的高效需求。 4. 協(xié)同算法團(tuán)隊(duì)完成軟硬件協(xié)同設(shè)計(jì)，定義指令集架構(gòu)（ISA）及編譯器優(yōu)化策略； 5. 跟蹤前沿技術(shù)（如存算一體、3D封裝），探索NPU架構(gòu)創(chuàng)新方向。