職位描述
FPGAVERILOG/VHDL
崗位職責(zé)：
1. 負(fù)責(zé)高階調(diào)制相關(guān)的嵌入式軟件設(shè)計(jì)工作
2. 使用Vivado進(jìn)行FPGA開發(fā)與調(diào)試
3. 運(yùn)用Matlab進(jìn)行算法開發(fā)、模型搭建、數(shù)據(jù)分析與仿真
4. 在嵌入式平臺上實(shí)現(xiàn)高階調(diào)制解調(diào)算法
5. 深入理解并應(yīng)用數(shù)字信號處理理論及常用算法
崗位要求：
1. 碩士以上學(xué)歷，電子信息工程、通信工程專業(yè)
2. 三年以上嵌入式軟件設(shè)計(jì)工作經(jīng)驗(yàn)
3. 精通Vivado和Matlab
4. 深入理解數(shù)字信號處理理論
5. 熟悉常用數(shù)字信號處理算法
工作地點(diǎn)
鹿泉區(qū)石家莊信息產(chǎn)業(yè)園E1樓
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