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1. CPLD/FPGA開發(fā)設(shè)計(jì)： - 負(fù)責(zé)CPLD/FPGA的硬件邏輯設(shè)計(jì)、代碼開發(fā)（Verilog/VHDL）及優(yōu)化，實(shí)現(xiàn)產(chǎn)品功能需求。 - 完成模塊級(jí)和系統(tǒng)級(jí)的仿真驗(yàn)證（ModelSim、VCS等工具），確保時(shí)序收斂和功能正確性。 - 配合硬件團(tuán)隊(duì)完成電路設(shè)計(jì)，解決信號(hào)完整性、功耗及時(shí)序問題。 2. 系統(tǒng)集成與調(diào)試： - 熟悉INTEL AMD等主流服務(wù)器平臺(tái)硬件設(shè)計(jì)及時(shí)序控制邏輯，熟悉主板 背板等板卡代碼框架。 - 熟悉CPLD與MCU、傳感器、通信接口（如I2C、SPI、UART）的協(xié)同開發(fā)。 - 分析并解決開發(fā)過程中出現(xiàn)的邏輯功能異常問題。 3. 文檔與協(xié)作： - 編寫設(shè)計(jì)文檔、測(cè)試報(bào)告及用戶手冊(cè)，確保項(xiàng)目可追溯性。 - 協(xié)助測(cè)試團(tuán)隊(duì)制定驗(yàn)證方案，支持量產(chǎn)化過程中的問題排查。 --- 任職資格 1. 基本要求： - 本科及以上學(xué)歷，電子工程、微電子、通信等相關(guān)專業(yè)。 - 2年以上CPLD/FPGA開發(fā)經(jīng)驗(yàn)，熟悉安路、Xilinx、Altera（Intel）或Lattice等主流廠商器件。 - 精通硬件描述語言（Verilog/VHDL），掌握狀態(tài)機(jī)設(shè)計(jì)、時(shí)序約束及跨時(shí)鐘域處理。 2. 技能工具： - 熟練使用EDA工具鏈（TD、Quartus、Diamond、Vivado、ISE等）及仿真調(diào)試工具。 - 熟悉常用通信協(xié)議（如I2C、SPI）及接口設(shè)計(jì)，具備硬件調(diào)試能力（示波器、邏輯分析儀）。 - 了解低功耗設(shè)計(jì)方法及靜態(tài)時(shí)序分析（STA）。