職位描述
Verilog HDLVHDL單片機(jī)軟硬件FPGA軟硬件電子/半導(dǎo)體/集成電路
崗位內(nèi)容：
1. 設(shè)計(jì)基于FPGA和單片機(jī)的數(shù)字信號(hào)處理電路原理。
2. 編寫Verilog HDL代碼，進(jìn)行模擬仿真、綜合和布局布線。
3. 完成FPGA驗(yàn)證測(cè)試，并發(fā)現(xiàn)并解決設(shè)計(jì)問題。
4. 實(shí)現(xiàn)FPGA設(shè)計(jì)規(guī)格書，包括架構(gòu)、設(shè)計(jì)、實(shí)現(xiàn)和驗(yàn)證。
任職要求：
1. 精通數(shù)字電路設(shè)計(jì)和FPGA設(shè)計(jì)流程。
2. 具有豐富的HDL編程經(jīng)驗(yàn)，熟練使用Verilog HDL語言。
3. 對(duì)數(shù)字信號(hào)處理和FPGA設(shè)計(jì)算法有深入了解。
4. 熟悉EDA工具鏈，如Vivado、Quartus等。
5. 有良好的溝通、團(tuán)隊(duì)協(xié)作能力和問題解決技巧。
6. 本科及以上學(xué)歷，專業(yè)是電子、通信、計(jì)算機(jī)或相關(guān)領(lǐng)域。
職位福利：交通補(bǔ)助、餐補(bǔ)、五險(xiǎn)一金、績效獎(jiǎng)金、高溫補(bǔ)貼、通訊補(bǔ)助、不加班、全勤獎(jiǎng) 職位亮點(diǎn)：雙休、節(jié)假日正常放。
獎(jiǎng)金績效
完成公司安排的工作，成績突出，年底雙薪+獎(jiǎng)金
工作地點(diǎn)
雁塔區(qū)西安亞鴻時(shí)代廣場(chǎng)亞鴻時(shí)代廣場(chǎng)A座1302～1304
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職位發(fā)布者
張小寧/人事經(jīng)理
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