職位描述
MATLABVerilogVHDL電子/半導(dǎo)體/集成電路通信/網(wǎng)絡(luò)設(shè)備
崗位職責(zé):
1.通信物理層、硬件驅(qū)動(dòng)、高速接口等FPGA開(kāi)發(fā)調(diào)試；
2.編寫FPGA設(shè)計(jì)及實(shí)現(xiàn)文檔；
3.參與AI大模型在FPGA邏輯開(kāi)發(fā)中的技術(shù)探索；
4.參與系統(tǒng)集成調(diào)試、測(cè)試，為項(xiàng)目或產(chǎn)品的順利交付提供技術(shù)保障。 任職要求：
1.知識(shí)：
教育水平：碩士及以上學(xué)歷；
專業(yè)要求：通信、電子類。
2.技能與經(jīng)驗(yàn)：
了解VHDL或Verilog語(yǔ)言；
熟悉MATLAB者優(yōu)先。
工作地點(diǎn)
成都金牛區(qū)國(guó)賓總部基地
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