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崗位職責(zé)： 1.FPGA邏輯設(shè)計(jì)與開(kāi)發(fā)： o 負(fù)責(zé)FPGA邏輯功能模塊的設(shè)計(jì)、編碼（Verilog/VHDL）與仿真驗(yàn)證，完成從需求分析到代碼實(shí)現(xiàn)的完整開(kāi)發(fā)流程。 o 開(kāi)發(fā)高速接口驅(qū)動(dòng)及協(xié)議處理，包括但不限于： GTX/GTH（高速串行收發(fā)器，支持1Gbps~28Gbps速率）； SRIO（RapidIO協(xié)議棧開(kāi)發(fā)與優(yōu)化）； DDR3/DDR4（控制器設(shè)計(jì)、時(shí)序收斂與帶寬優(yōu)化）； PCIe（Gen2/Gen3/Gen4協(xié)議實(shí)現(xiàn)，DMA數(shù)據(jù)傳輸）； JESD204B（高速ADC/DAC接口開(kāi)發(fā)與同步校準(zhǔn)） o 針對(duì)復(fù)雜邏輯設(shè)計(jì)進(jìn)行時(shí)序優(yōu)化（約束、時(shí)序分析、跨時(shí)鐘域處理），確保滿(mǎn)足系統(tǒng)實(shí)時(shí)性與穩(wěn)定性要求。 2.系統(tǒng)集成與調(diào)試： o 配合硬件團(tuán)隊(duì)完成FPGA板級(jí)調(diào)試，解決信號(hào)完整性、電源噪聲等硬件相關(guān)問(wèn)題。 o 與軟件工程師協(xié)作完成FPGA與CPU/DSP的協(xié)同開(kāi)發(fā)（如AXI總線交互、數(shù)據(jù)流控制）。 3. 文檔與標(biāo)準(zhǔn)化： o 編寫(xiě)設(shè)計(jì)文檔、測(cè)試報(bào)告及接口協(xié)議說(shuō)明，確保代碼可維護(hù)性。 o 參與FPGA開(kāi)發(fā)流程規(guī)范化建設(shè)（版本管理、自動(dòng)化測(cè)試） 崗位要求： 1. 統(tǒng)招本科及以上學(xué)歷，電子工程、通信工程、微電子、計(jì)算機(jī)等相關(guān)專(zhuān)業(yè)。 2. 熟練使用FPGA開(kāi)發(fā)工具鏈，精通Verilog/VHDL語(yǔ)言，掌握狀態(tài)機(jī)設(shè)計(jì)、流水線優(yōu)化、資源復(fù)用等工程技巧。 3. 接口開(kāi)發(fā)經(jīng)驗(yàn)：至少具備以下兩種接口的獨(dú)立開(kāi)發(fā)經(jīng)驗(yàn)： 高速SerDes（GTX/GTH、JESD204B） 存儲(chǔ)接口（DDR3/DDR4控制器、QDR） 通信協(xié)議（SRIO、PCIe、Ethernet） 熟悉相關(guān)協(xié)議標(biāo)準(zhǔn)與時(shí)序約束方法。 4. 具備FPGA時(shí)序收斂經(jīng)驗(yàn)，能通過(guò)約束文件（XDC/SDC）和代碼優(yōu)化解決時(shí)序違例問(wèn)題。熟悉邏輯資源（LUT/BRAM/DSP）利用率分析與功耗評(píng)估。 優(yōu)先條件： o 有高速數(shù)據(jù)采集、通信系統(tǒng)、雷達(dá)信號(hào)處理等領(lǐng)域的FPGA開(kāi)發(fā)經(jīng)驗(yàn)。 o 熟悉Tcl腳本編寫(xiě)或IP核定制化開(kāi)發(fā)。 o 了解部分可重配置（Partial Reconfiguration）或HLS（高層次綜合）技術(shù)。 其他要求： o 具備良好的問(wèn)題定位與調(diào)試能力，能熟練使用邏輯分析儀、示波器等工具。 o 工作嚴(yán)謹(jǐn)，具備團(tuán)隊(duì)協(xié)作意識(shí)，能承擔(dān)一定強(qiáng)度的技術(shù)攻關(guān)任務(wù)。