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崗位職責(zé)： 1.智能化電子對(duì)抗算法設(shè)計(jì)與開(kāi)發(fā)： o 主導(dǎo)電子對(duì)抗偵察（信號(hào)檢測(cè)、參數(shù)估計(jì)、調(diào)制識(shí)別）、干擾（自適應(yīng)干擾波形生成、智能策略決策）、測(cè)向（DOA估計(jì)、空域?yàn)V波）、信號(hào)分選（復(fù)雜電磁環(huán)境下的多源信號(hào)分離）等核心算法的研究與工程化。 o 深度融合AI技術(shù)： ?開(kāi)發(fā)基于深度學(xué)習(xí)（CNN/RNN/Transformer/強(qiáng)化學(xué)習(xí)）的電子對(duì)抗創(chuàng)新方案，例如： ? 智能信號(hào)分選與威脅識(shí)別（小樣本學(xué)習(xí)、遷移學(xué)習(xí)） ? 動(dòng)態(tài)電磁環(huán)境下的干擾策略在線優(yōu)化（強(qiáng)化學(xué)習(xí)與博弈論） ? 對(duì)抗樣本生成與抗干擾能力增強(qiáng)（GAN、對(duì)抗訓(xùn)練） ? 探索大模型、元學(xué)習(xí)等技術(shù)在認(rèn)知電子戰(zhàn)中的應(yīng)用。 2.算法全鏈路實(shí)現(xiàn)與優(yōu)化： o 完成算法數(shù)學(xué)建模、仿真驗(yàn)證及性能調(diào)優(yōu)。 o 主導(dǎo)AI算法在嵌入式平臺(tái)（FPGA/DSP/GPU）的工程落地，解決實(shí)時(shí)性、資源約束與功耗優(yōu)化問(wèn)題。 o 實(shí)現(xiàn)深度學(xué)習(xí)模型的輕量化部署（TensorRT/ONNX/模型剪枝），支持邊緣計(jì)算與低延遲響應(yīng)。 3.系統(tǒng)級(jí)技術(shù)攻關(guān)與前沿探索： o 參與電子對(duì)抗系統(tǒng)指標(biāo)論證，提出智能化算法驅(qū)動(dòng)的性能提升方案。 o 跟蹤AI+電子戰(zhàn)領(lǐng)域國(guó)際前沿技術(shù)（如智能頻譜對(duì)抗、自主認(rèn)知電子戰(zhàn)）,推動(dòng)創(chuàng)新技術(shù)轉(zhuǎn)化。 任職要求： 1.學(xué)歷要求：碩士及以上學(xué)歷，電子工程、人工智能、信息對(duì)抗技術(shù)、信號(hào)處理等相關(guān)專業(yè)。 2.核心技術(shù)能力： o 電子對(duì)抗基礎(chǔ)： 精通電子對(duì)抗偵察/干擾/測(cè)向/分選全流程算法（如DRFM、ESM、MUSIC、SDIF算法等）；熟悉通信/雷達(dá)信號(hào)體制（LFM、QAM、OFDM、跳頻等）及典型對(duì)抗策略。 o AI深度能力： 熟練掌握深度學(xué)習(xí)理論與框架（PyTorch/TensorFlow），具備信號(hào)處理領(lǐng)域的AI模型設(shè)計(jì)能力；有AI在電子對(duì)抗中的落地經(jīng)驗(yàn)，如信號(hào)分類、干擾波形生成、動(dòng)態(tài)策略決策等。 o 工程實(shí)現(xiàn)能力： 精通至少一種硬件開(kāi)發(fā)生態(tài)（Xilinx FPGA的HLS/Vivado、TI DSP的CCS、NVIDIA Jetson的CUDA加速）；熟悉AI模型端側(cè)部署技術(shù)（量化、蒸餾、嵌入式推理框架）。 3.優(yōu)先條件： o 在IEEE/ACM等頂級(jí)期刊會(huì)議發(fā)表過(guò)AI+電子對(duì)抗相關(guān)論文。 o 有認(rèn)知電子戰(zhàn)、智能DRFM、自適應(yīng)干擾機(jī)等項(xiàng)目開(kāi)發(fā)經(jīng)驗(yàn)。 o 熟悉多智能體強(qiáng)化學(xué)習(xí)、在線學(xué)習(xí)等動(dòng)態(tài)對(duì)抗場(chǎng)景算法。 4.軟性要求： o 具備強(qiáng)技術(shù)洞察力與創(chuàng)新思維，能獨(dú)立承擔(dān)技術(shù)攻關(guān)。 o 良好的跨團(tuán)隊(duì)協(xié)作能力，可配合硬件與系統(tǒng)工程師完成聯(lián)調(diào)。