任職要求:
1. 學歷要求:碩士及以上學歷,電子、通信、計算機、集成電路等相關(guān)專業(yè)。
2. 工作經(jīng)驗:具有 5~8 年數(shù)字電路中端實現(xiàn)相關(guān)工作經(jīng)驗。
3. 專業(yè)技能
1)熟練掌握 DC 工具進行邏輯綜合,能夠根據(jù)設(shè)計要求進行合理的約束設(shè)置和優(yōu)化策略制定。
2)精通 PT 工具進行靜態(tài)時序分析,熟悉時序路徑分析、時序優(yōu)化和收斂、功耗分析等技術(shù)。
3)具備豐富的 DFT 設(shè)計經(jīng)驗,熟悉MBIST、SCAN(Stuck-at和At-speed)、ATPG等技術(shù)。
4)掌握 Formal 驗證工具的使用,能夠進行等價性檢查、屬性驗證等形式驗證工作。
5)熟悉 Verilog 或 VHDL 硬件描述語言,能夠閱讀和理解 RTL 代碼。
6)熟悉ECO流程,包括Tapeout前和Tapeout后。
7)了解數(shù)字后端物理設(shè)計流程,如布局布線、電源規(guī)劃等。
8)精通Linux shell、Tcl、Perl/Python等常用腳本語言
9)具有完整的Chip Signoff經(jīng)驗。
10)具有22nm及以下工藝的項目經(jīng)驗
4. 能力要求
1)具備良好的問題解決能力和邏輯思維能力,能夠獨立分析和解決復雜的技術(shù)問題。
2)具有較強的團隊協(xié)作精神和溝通能力,能夠與不同團隊有效合作。
3)具備較強的學習能力和適應(yīng)能力,能夠快速掌握新的技術(shù)和工具。
4)工作認真負責,有良好的時間管理能力和項目管理能力,能夠按時完成工作任務(wù)
崗位職責:
1. 負責數(shù)字電路的邏輯綜合工作。運用 DC(Design Compiler)工具進行綜合優(yōu)化,確保設(shè)計滿足時序、面積和功耗要求。
2. 運用 PT(PrimeTime)工具進行靜態(tài)時序分析。及時發(fā)現(xiàn)和解決時序問題,保證設(shè)計的時序收斂。
3. 進行 DFT(Design For Testability)設(shè)計。包括MBIST設(shè)計、掃描鏈插入、ATPG(Pattern生成和仿真)等,提高芯片的可測試性。
4. 使用 Formal 工具進行形式驗證,確保設(shè)計的功能正確性。與設(shè)計團隊緊密合作,解決驗證過程中發(fā)現(xiàn)的問題。
5. 與前端設(shè)計團隊、后端物理設(shè)計團隊以及驗證團隊密切協(xié)作,共同推進項目的順利進行。
6. 對設(shè)計過程中的問題進行深入分析和總結(jié),提出有效的解決方案和優(yōu)化建議,持續(xù)改進設(shè)計流程和方法。
7. 編寫和維護相關(guān)的技術(shù)文檔,包括設(shè)計報告、測試計劃和測試報告等