職位描述
VHDLVerilog
崗位職責(zé)：
1、根據(jù)項(xiàng)目需求編寫FPGA設(shè)計(jì)方案；
2、負(fù)責(zé)FPGA模塊的代碼編寫，仿真及調(diào)試；
3、FPGA硬件調(diào)試，以實(shí)現(xiàn)各種需要的功能及性能；
4、配合軟、硬件設(shè)計(jì)人員完成相關(guān)系統(tǒng)調(diào)試工作；
5、具有良好的表達(dá)能力和溝通能力。
任職資格：
1、本科及以上學(xué)歷，電子學(xué)相關(guān)專業(yè)；
2、具有2年以上FPGA邏輯設(shè)計(jì)經(jīng)驗(yàn)；
3、熟練掌握Verilog、VHDL等硬件設(shè)計(jì)語言；
4、熟練使用Vivado、synplify等綜合工具、有Xilinx FPGA開發(fā)經(jīng)驗(yàn)者優(yōu)先；
5、熟悉時(shí)序約束和跨時(shí)鐘域處理方法；
6、具備良好的英文文獻(xiàn)閱讀能力、代碼閱讀能力、datasheet閱讀能力；
7、熟悉AXI總線協(xié)議，對(duì)ARM架構(gòu)有開發(fā)設(shè)計(jì)經(jīng)驗(yàn)者優(yōu)先；
8、具有IIC、SPI、VGA、DDR3等相關(guān)經(jīng)驗(yàn)者優(yōu)先。
職位福利：五險(xiǎn)一金、績(jī)效獎(jiǎng)金、帶薪年假、加班補(bǔ)助、定期團(tuán)建、餐補(bǔ)、全勤獎(jiǎng)、出差補(bǔ)貼
工作地點(diǎn)
蜀山區(qū)合肥軟件園一期C4-103/705
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