職位描述
VHDLVerilog HDLFPGA數字系統(tǒng)設計通信/網絡設備電子/半導體/集成電路
崗位職責：
1.完成FPGA邏輯設計，開發(fā)與調試工作。
2.完成數字電路辦卡的軟硬件聯(lián)調和測試工作，配合完成征集調試測試工作。
任職要求：
1、電子工程、通信工程、自動化等相關專業(yè)本科及以上學歷，其中本科具備3年以上工作經驗，碩士具有1年以上工作經驗；
2、掌握主流FPGA器件的開發(fā)技巧(XILINX K、V系列等或INTEL S系列等)，熟練使用大規(guī)模邏輯設計開發(fā)工具（vivado、modelsim、Quartus等），掌握時序分析方法及時序約束方法；
3、精通FPGA設計，本科3年以上或碩士1年以上數字邏輯電路設計經驗，熟練掌握Verilog/VHDL語言，具備優(yōu)良的RTL代碼風格；
4、熟練使用示波器、信號源和臺式數字萬用表等開發(fā)測試工具；
5、工作態(tài)度積極，責任心強，有良好的團隊合作精神；
6、具有DDR、SATA IP、RapidIO、LVDS、PCIE IP、以太網、GT等兩種以上高速接口研發(fā)經驗；
7、具有數據采集經驗、復雜信號處理經驗或數字圖像處理經驗優(yōu)先。；
8、年齡35歲以下；
9、211、985學校優(yōu)先。
職位福利：五險一金、定期體檢、帶薪年假、節(jié)日福利、周末雙休、員工旅游
工作地點
武侯區(qū)成都市高新區(qū)科園二路10號航利研發(fā)中心3棟1單元5樓
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